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31.

시리얼 데이터 통신을 위한 기준 클록이 없는 3.2Gb/s 클록 데이터 복원회로

김강직, 정기상, 조성익, Kim. Kang-Jik, Jung. Ki-Sang, Cho. Seong-Ik 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 6 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2009, Vol.46 No.2 72-77 (6 pages)

김강직, 정기상, 조성익, Kim. Kang-Jik, Jung. Ki-Sang, Cho. Seong-Ik 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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검출기를 적용하였다. VCO는 4단의 차동 지연단(delay cell)으로 구성되어 있으며 튜닝 범위와 선형성 향상을 위해 rail-to-rail 전류 바이어스단을 적용하였다 각 지연단은 풀 스윙과 듀티의 부정합을 보상할 수 있는 출력 버퍼를 갖고 있다. 구현한 CDR회로는 별도의 기준 클록 없이 넓은 pull-in 범위를 확보할 수 있으며 기준 클록 생성을 위한 부가적인 Phase-Locked Loop를 필요치 않기 때문에 칩의 면적과 전력소비를 효과적으로 줄일 수 있다. 본 CDR 회로는 0.18um 1P6M CMOS 공정을 이용하여 제작하였고 루프 필터를 제외한...
32.

전영역에서 선형 전류 관계를 갖는 일정 트랜스컨덕턴스 연산 증폭기의 설계

장일권, 곽계달, 박장우, Jang. Il-Gwon, Gwak. Gye-Dal, Park. Jang-U 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 8 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SC, 시스템 및 제어 2000, Vol.37 No.2 29-36 (8 pages)

장일권, 곽계달, 박장우, Jang. Il-Gwon, Gwak. Gye-Dal, Park. Jang-U 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에...
33.

공급 전압 변화에 둔감한 Gbps급 저전력 LVDS I/O회로

김재곤, 김삼동, 황인석, Kim. Jae-Gon, Kim. Sam-Dong, Hwang. In-Seok 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 9 Pages

대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2007, Vol.44 No.6 19-27 (9 pages)

김재곤, 김삼동, 황인석, Kim. Jae-Gon, Kim. Sam-Dong, Hwang. In-Seok 저

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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위상차를 가진다. 출력 버퍼는 SC-CMFB를 이용하여 허용 가능한 $V_{CM}$ 전압 값인 $1.2{pm}0.1V$을 유지하도록 설계하였다. $V_{OD}$전압 또한 허용범위에서 최소값인 250 mV를 갖도록 설계하여 저전력 동작이 가능하도록 구성하였다 수신단은 38 mV의 히스테리시스 전압값을 가지면서 DC옵셋 전압값이 $0.2{pm}2.6 V$로 넓은 공통 모드전압 범위가 가능하도록 설계하였고 공급전압 변화에도 rail-to-rail로 복원할 수 있는 기능을 가지고 있다. 또한, 수신단은 1 GHz에서 38.9 dB의 높은 전압 이득을 갖도록 설계하였다.

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