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능동부하 스위치 구동 회로를 이용한 12비트 80MHz CMOS D/A 변환기 설계
남태규, 서성욱, 신선화, 주찬양, 김수재, 이상민, 윤광섭, Nam. Tae-Kyu, Seo. Sung-Uk, Shin. Sun-Hwa, Joo. Chan-Yang, Kim. Soo-Jae, Lee. Sang-Min, Yoon. Kwang-S. 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2007, Vol.44 No.8 38-44 (7 pages)
본 논문에서는 무선통신용 송신기에 적용 가능한 12비트 80MHz 전류구동 방식의 D/A 변환기를 설계하였다. 제안된 회로는 3비트 온도계 디코더 회로 4개를 병렬 연결한 혼합형 구조를 채택하였다. 제안된 D/A 변환기는 0.35um CMOS n-well 디지털 표준 공정을 사용하여 구현하였으며, 측정된 INL/DNL은 ${pm}1.36SB/{pm}0.62LSB$ 이하이며, 글리치 에너지는 $46pV{cdot}s$이다. 샘플링 주파수 80MHz, 입력 주파수 19MHz에서 SNR과 SFDR은 58.5dB, 64.97dB로 측정되었다. 전력소모는 99mW로 나타났다. 본 논문에서 구현한 12비트 80MHz... -
무선랜용 I/Q 채널 12bit 120MHz CMOS D/A 변환기 설계
하성민, 남태규, 서성욱, 신선화, 주찬양, 윤광섭, Ha. Sung-Min, Nam. Tae-Kyu, Seo. Sung-Uk, Shin. Sun-Hwa, Joo. Chan-Yang, Yoon. Kwang-S. 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2006, Vol.43 No.11 83-89 (7 pages)
12비트 120MHz 전류구동 D/A 변환기를 설계하였다. 설계된 12비트 D/A 변환기는 4비트 온도계 디코더를 3단 구성하여 글리치 에너지와 선형오차 특성을 최소화하였다. 측정된 선형오차인 INL/DNL은 각각 ${pm}1.5LSB$, ${pm}1.3LSB$이며, 글리치 에너지는 31pV.s 로 측정되었고, 전력소모는 105mW이다. 샘플링 및 입력주파수가 각각 120MHz, 1MHz일 때, 싱글 톤 테스트에서 유효비트수는 10.5비트로 측정되었다. 듀얼 톤 테스트에서 1MHz/1.1MHz의 기저대역신호는 0.9MHz/1.2MHz의 영상신호 차이가 -63dB 나타나는 것으로 측정되었다. -
스위치-매트릭스 구조의 고해상도 델타-시그마 D/A변환기용 준 디지털 FIR 재생필터
송윤섭, 김수원, Song. Yun-Seob, Kim. Soo-Won 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 6 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2005, Vol.42 No.7 21-26 (6 pages)
논문에서는 작은 면적을 갖는 저전력 스위치-매트릭스 구조의 델타-시그마 D/A 변환기용 준 디지털 FIR 재생필터를 제안하였다. 제안된 재생필터는 계수를 7 비트로 양자화하고 각 비트 값에 대응하는 전류를 생성하는 7 개의 전류원을 사용하는 구조로 205 개의 탭을 가지며 1419 개의 스위칭 트랜지스터로 구현되었다. 제안된 필터는 0.25 um CMOS공정을 이용하여 설계되었으며 전체 칩 면적은 1.5 mm$^{2}$으로 2.5 V에서 3.8 mW의 소비 전력을 갖는다. 모의실험 결과 104 dB의 다이나믹 레인지와 -84 dB의 대역 밖의 노이즈 허용값을... -
Self Calibration Current Bias 회로에 의한 10-bit 100 MSPS CMOS D/A 변환기의 설계
이한수, 송원철, 송민규 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 12 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2003, Vol.40 No.11 83-94 (12 pages)
수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을... -
고속통신 시스템 응용을 위한 3 V 12b 100 MS/s CMOS D/A 변환기
배현희, 이명진, 신은석, 이승훈, 김영록 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 7 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2003, Vol.40 No.9 685-691 (7 pages)
본 논문에서는 고속 통신 시스템 응용을 위한 12b 100 MS/s CMOS D/A 변환기(DAC) 회로를 제안한다. 제안하는 DAC는 전력소모, 면적, 선형성 및 글리치 에너지 등을 고려하여, 상위 8b는 단위 전류셀 매트릭스 (unit current-cell matrix)로 나머지 하위 4b는 이진 전류열 (binary-weighted array)로 구성하였다. 제안하는 DAC는 동적 성능을 향상시키기 위해 새로운 구조의 스위치 구동 회로를 사용하였다. 시제품 DAC회로 레이아웃을 위해서는 캐스코드 전류원을 단위 전류셀 스위치 매트릭스와 분리하였으며, 제안하는 칩은 0.35 um... -
자가보정 바이어스 기법을 이용한 Current Steering 10-bit CMOS D/A 변환기 설계
임채열, 이장우, 송민규, Lim. ChaeYeol, Lee. JangWoo, Song. MinKyu 대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 7 Pages
대한전자공학회 Journal of the Institute of Electronics Engineers of Korea 2013, Vol.50 No.10 91-97 (7 pages)
위한 10-bit current steering D/A 변환기를 제안하였다. 제안하는 D/A 변환기는 50MS/s 의 동작속도를 가지며, 6+4 분할 구조로 설계되었다. 또한 새로운 개념의 자가보정 바이어스 기법을 적용하여 칩 내부의 종단저항을 사용하고도 공정오차를 최소화 하였다. 제안하는 D/A 변환기는 3.3V 0.11um 1-poly 6-metal CMOS 공정을 사용하여 제작되었다. 제작된 칩의 유효 면적은 $0.35mm^2$, 3.3V 전원전압 상에서 약 88mW의 전력소모를 나타내었다. 실험 결과는 변환 속도 50MS/s, 입력 주파수 1MHz에서 SFDR 63.1dB의 특성을 나타내었다. -
정착시간 최소화 기법을 적용한 고속 CMOS A/D 변환기 설계
전병열, 전영득, 이승훈 대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 10 Pages
대한전자공학회 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C 1999, No.0 57-66 (10 pages)
본 논문에서는 50 MHz 수준의 고속 신호 샘플링을 위해 정착시간 최소화 기법을 적용한 12 비트 50 MHz CMOS A/D 변환기(analon-to-digital-converter : ADC) 회로를 제안한다. 제안하는 ADC는 0.35㎛ double-poly five-metal n-well CMOS 공정을 사용하여 설계 및 레이아웃되었으며, 응용되는 시스템의 속도, 해상도 및 면적 등의 사양을 고려하여 다단 파이프라인 구조가 적용되었다. 기존의 파이프라인 구조를 가진 ADC의 경우, 동작속도를 제한하는 결정적인 회로 불럭은 잔류전압 증폭기이나, 제안하는 정착 시간 최소화 기법은... -
1.8V 12-bit 10MSPS Folding/Interpolation CMOS Analog-to-Digital Converter의 설계
손찬, 김병일, 황상훈, 송민규, Son. Chan, Kim. Byung-Il, Hwang. Sang-Hoon, Song. Min-Kyu 대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 8 Pages
대한전자공학회 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 2008, Vol.45 No.11 13-20 (8 pages)
본 논문에서는 1.8YV 12-bit 10MSPS CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC 는 12-bit의 고해상도를 구현하기 위해 even folding 기법을 이용한 Folding/Interpolation 구조로 설계하였다. ADC의 전체 구조는 2단으로 구성된 Folding/Interpolation 구조로써, 각각의 folding rate (FR)은 8을 적용하였고, interpolation rate (IR)은 $1^{st}$ stage 에서 8, $2^{nd}$ stage 에서 16을 적용하여 설계함으로써 고해상도를 만족시키기 위한 최적의 구조를 제안하였다. 또한 SNR 을 향상시키기 위하여 Folding/Interpolation 구조... -
Ramp形 A-D 變煥器의 直線性 改善에 關하여
대한전자공학회 電子工學會雜誌 1975, Vol.2 No.2 37-42 (6 pages)
램프형 A/D 변환기의 직선도의 정밀도에 영향을 미치는 여러 가지 원인들을 실험적으로 고찰하였다. 아울러 램프형 A/D 변환기의 직선도, 정밀도, 및 상계오차를 개선하기 위한 회로소자의 결정방법을 제안하였다. Various factors which affect the linearity and accuracy of the ramp type analog-to-digital converter have been investigated experimentally. A suggestion hav been made in the determination of circuit parameters with the emphasis on the improvement of the linearity and accuracy in the ramp type...