레딕스 정렬 방식은 알고리즘이 단순하며 하드웨어 구현이 비교적 용이하다는 장점이 있으나, 정렬할 데이터를 2회의 탐색과정을 통해 논리 정보 0과 1을 구분 저장 한다는 단점이 있다. 본 논문은 레딕스 정렬에 있어 2회의 탐색을 1회로 줄이고 논리 0의 정보는 하위 주소로 부터 오름차순으로, 논리 1의 정보는 하위 주소로부터 내림차 순으로 저장하도록 하여 분류 소도를 높이는 새로운 알고리즘을 개발하고 이를 하드 웨어로 구현 한 후 그 실험 결과에 대하여 설명한다. 구현된 하드웨어는 별도의 메모리, 레지스터, 카운터, 비교기 등으로 구성된다. 본 논문의 시뮬레이션에서 소프 트웨어 방법은 8비트 데이터 만개를 정렬하는데 54.9ms가 소모되고, 하드웨어 방법은 5.3ms의 시간이 소모되었다.
Radix sort scans the data twice in a pass, to search bit 0s of the items being sorted and store them into the lowest address, and to search bit 1s and st ore them into the following addresses. This doubles the sorting time. In this paper, we introduce Reverse Radix Sort Algorithm, in which the data being sorted are sacnned just once and write upward from the lowest address if it is 0 and downward from the highest address if it is 1. The algorithm is simple and the hardware sorter implemented by this method shows very high sorting sped. Hardware implementation requires two separate pocket memories, register, an upward increasing address counter, a downward decreasing address counter, and comparator. The software simulation of Reverse Radix Sor Algorithm performs sorting in the speed of 54.9ms per 10 thousand of 8 bit digit data, but the hardware sorter spends 5.3ms to sort the same number of data.
