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IEEE 반올림과 덧셈을 동시에 수행하는 부동 소수점 곱셈 연산기 설계
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  • IEEE 반올림과 덧셈을 동시에 수행하는 부동 소수점 곱셈 연산기 설계
  • Design of the floating point multiplier performing IEEE rounding and addition in parallel
저자명
박우찬,정철호
간행물명
電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C
권/호정보
1997년|11호|pp.47-55 (9 pages)
발행정보
대한전자공학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

In general, processing flow of the conventional floating-point multiplication consists of either multiplication, addition, normalization, and rounding stage of the conventional floating-point multiplier requries a high speed adder for increment, increasing the overall execution time and occuping a large amount of chip area. A floating-point multiplier performing addition and IEEE rounding in parallel is designed by using the carry select addder used in the addition stage and optimizing the operational flow based on the charcteristics of floating point multiplication operation. A hardware model for the floating point multiplier is proposed and its operational model is algebraically analyzed in this paper. The proposed floating point multiplier does not require and additional execution time nor any high spped adder for rounding operation. Thus, performance improvement and cost-effective design can be achieved by this suggested approach.