본 논문은 상용 툴인 OrCAD에서 생성한 디지털 회로의 EDIF 네트리스트를 이용하여 디지털 회로를 PLD로 구현하기 위한 PLD 설계 툴을 개발하였다. EDIF 네트리스트를 이용하여 디지털 회로를 PLD로 구현하기 위해 각 셀(cell)간의 연결정보를 추출하는 연결정보 추출기(JIE)오 피드백(feedback)의 존재여부를 검색하는 피드백 노드 검출기(FND), 부울식을 생성하는 등의 알고리즘(BEG)들을 제안하였다. 또한 생성한 부울식을 최소화한 후, 최소화한 부울식의 입출력 변수 개수와 OR 텀의 수와 출력 특성을 고려하여 적합한 PLD 소자를 자동 선정하는 Auto select 기능과 상용 툴인 MyPLD에서 현재 제공하고 있는 PLD들 보다 용량이 큰 EPLD 타입의 GAL6001과 GAL6002의 JEDEC 파일 생성알고리즘도 제안하였다.
In this paper, the PLD design tool which realizes a digital circuit as PLD, by using EDIF netlist of the digital circuit designed at OrCAD have been developed. This paper is proposed the following algorithms: JIE(Joined Information Extractor) which extracts the connecting information between both cells in order to realize the digital circuit as PLD using the EDIF netlist, FND(Feedback Node Detector) which look into whether feedback exists or not, BEG(Boolean Equation Generator) which generates a boolean equation, and so on. Also, this paper is developed auto-select function which selects the PLD element with consideration of number of I/O variables of the minimized boolean equation, and algorithm generation JEDEC file of GAL6001 and GAL6002, having a forms of EPLD which is bigger than PLD.
