본 논문에서는 허위 경로 문제를 해결하고 지연 시간 정보를 추출해내는 지연 시간 부울법을 이용하여 조합 회로에서 증가적 지연 시간 검사를 수행할 수 있는 방법을 제시한다. 내부 출력단에서 대치되는 내부 입력단의 히스토리를 작성하고 외부 출력단의 활성화 경로를 검사하여 최대 지연 시간을 구한다. 이때 외부 출력단의 히스토리를 참조하여 변형된 지연 시간을 적용시켜 다시 외부 출력단의 최대 지연 시간을 구할 수 있다. 이 방법으로 일단 외부 출력단의 근지연항의 합을 구하면 내부 회로의 지연 시간이 변하더라도 이미 구해 놓은 외부 출력단의 근지연항의 합으로써 빠르고 효율적으로 최대 지연 시간과 입력값을 추출해 낼 수 있다. 회로의 구조가 변경되었을 때 전체 회로를 다시 계산해야 할 필요는 없다. 전체 회로를 검사하여 변경된 구조의 영향을 받아서 다시 계산해야 할 필요가 있는 게이트를 선택하고 이 선택된 게이트만을 계산하여 부분적인 지연 시간 분석을 행할 수 있다. 이러한 증가적 지연 시간 분석은 회로의 지연 시간의 변화 뿐만 아니라 회로 구조의 변화를 고려하였고, 기존의 지연 시간 분석에 비해 회로 설계시 성능 시험 단계에서 생기는 시행 착오의 비용을 줄일 수 있다.
In this paper, we present techniques which perform incremental timing analysis using Timed Boolean Algebra that solves the false path problem and extracts the timing information in combinational circuits. Our algorithm sets histories of internal inputs that are substituted for internal output and extracts maximal delays through checking sensitizability of primary outputs. Once finding the sum of primitive delay terms, then it applies modified delay with referencing histories of primary output and it can extract maximal delays of primary outputs fast and efficiently. When the structure of circuit is changed, there is no need to compute the whole circuit again. We can process partial timing analysis of computing on the gates that are need to compute again. These incremental timing analysis methods are considered both delay changes and structure of circuit, and can reduce the costs of a trial error in the circuit design.
