본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{mu}W$로 나타났다.
This paper describes a design of an 8-bit 100KSPS 1mW CMOS A/D Converter. Using a novel systematic offset cancellation technique, we reduce the systematic offset voltage of operational amplifiers. Further, a new Gain amplifier is proposed. The proposed A/D Converter is fabricated with a $0.6{mu}m$ single-poly triple-metal n-well CMOS technology. INL and DNL is within ${pm}1LSB$, and SNR is about 43dB at the sampling frequency of 100KHz. The power consumption is $980{mu}W$ at +3V power supply.
