전압 강하 변환기의 구동 회로를 제안하였다. 구동 회로의 load regulation 특성을 개선하기 위하여 적응 바이어스(adaptive biasing) 개념을 제안하였고 이 개념을 도입한 NMOS 구동 회로를 설계하였다. 적응 바이어스 전류 구동 개념이 적용된 NMOS 구동 회로는 구동단에서의 밀러(Miller) 효과가 없으므로 위상 여유가 크고 안정된 주파수 특성을 보여주고 있다. NMOS 구동단은 같은 구동 전류를 흘려줄 경우 PMOS 구동단에 비해 훨씬 적은 트랜지스터 크기 비로 설계 제작이 가능하므로 칩 면적을 크게 줄일 수 있으며 PMOS 구동단에서의 같은 보상 커패시터나 보상 추로 회로가 없다. 제안된 회로는 0.8 $mu extrm{m}$ CMOS 공정 기술을 이용하여 구현되었으며 설계가 간단하고, 대기 전력(quiescent power)이 60 ㎼로 측정되었다. 전체 크기는 150 $mu extrm{m}$$ imes$ 360 $mu extrm{m}$이고 100$mu extrm{A}$부터 50 ㎃ 까지의 구동 전류 변화 조건하에서 5.6 ㎷의 load regulation 값을 얻었다.
A CMOS voltage driver circuit for voltage down converter is proposed. An adaptive biasing technique is used to enhance load regulation characteristics. The proposed driver circuit uses the NMOS transistor as a driving transistor, so it does not suffer from large Miller capacitances which is one of the problems with conventional PMOS driving transistor, and hence achieves good phase margin and stable frequency response. No additional complex circuit for frequency compensation such as compensation capacitor is required in this implementation. For the same current capability, the size of NMOS transistor in driver circuit is smaller than that of PMOS counterpart. So the smaller die area can be achieved. The circuits is implemented using a 0.8 ${mu}{ extrm}{m}$ CMOS process and has a die area of 150 ${mu}{ extrm}{m}$ x 360 ${mu}{ extrm}{m}$. Proposed circuit has a quiescent power of 60 . In the current driving range from 100 $mutextrm{A}$ to 50 ㎃, load regulation of 5.6 ㎷ is measured.
