본 논문에서는 논리합성 단계에서의 전력최소화를 위한 새로운 전력소모함수를 제안하고 이의 공통표현추출 과정에의 적용방법에 대해 기술한다. 제안된 새로운 전력소모표현은 노드의 표현 및 구현이 복합게이트(complex gate)로 이루어진다는 가정아래 각 노드에서의 정전용량(capacitance)과 그 스위칭 활동량(switching activity)을 반영하되 정전용량은 노드의 입력 수에 비례한다고 가정한다. 공통 표현 추출, 즉 커널(kernel) 과 큐브(cube) 추출은 사각형 커버링(rectangle covering) 문제로 변환될 수 있으며 본 논문에서는 이러한 과정에서 각 노드의 전력소모 표현을 어떻게 이용하는지 기술하고 실험을 통해 SIS-1.2의 결과와 비교한다.
In this paper, we propose a new method for power estimation in nodes of multi-level combinational circuits and describe its application to the extraction of common expressions for low power design. Extracting common expressions which is accomplished mostly by the extraction of kernels and common cubes, can be transformed to the problem of rectangle covering. We describe how the newly proposed estimation method can be applied to the rectangle covering problem and show the experimental results with comparisons to the results of SIS-1.2.
