An Efficient IEEE 1149.1 Boundary Scan Design for At-Speed Delay Testing

An Efficient IEEE 1149.1 Boundary Scan Design for At-Speed Delay Testing
An Efficient IEEE 1149.1 Boundary Scan Design for At-Speed Delay Testing

ㆍ 저자명: Kim. Tae-Hyung,Park. Sung-Ju
ㆍ 간행물명: 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체
ㆍ 권/호정보: 2001년|38권 10호|pp.728-734 (7 pages)
ㆍ 발행정보: 대한전자공학회
ㆍ 파일정보: 정기간행물|ENG|
PDF텍스트
ㆍ 주제분야: 기타

이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.

서지반출

영문초록

현재의 IEEE 1149.1 바운다리스캔 표준안은 보드나 내장 코어의 연결선상의 지연고장은 점검 할 수 없다. 본 논문에서는 표준안에 위배기지 않게 TAP 제어기를 수정함으로 시스템 클럭 속도에서 지연고장을 점검 할 수 있는 기술을 개발하였다. 실험을 통해서 본 논문에서 제안한 방법이 기존의 방법보다 추가되는 면적이 적음을 보였다.

기타언어초록

Delay defects on I/O pads, interconnections of a board, or interconnections among embedded cores can not be tested with the current IEEE 1149.1 boundary scan design. This paper introduces a simple design technique which slightly modifies the TAP controller to test delay defects at system speed. Experimental design shows that the technique proposed requires much less area than a commercial approach.

다운URL