- 파이프라이닝을 이용한 AES 암호화 알고리즘의 FPGA 구현
- ㆍ 저자명
- 김방현,김태규,김종현
- ㆍ 간행물명
- 정보과학회논문지. Journal of KISS : Computing practices. 컴퓨팅의 실제
- ㆍ 권/호정보
- 2002년|8권 6호|pp.717-726 (10 pages)
- ㆍ 발행정보
- 한국정보과학회
- ㆍ 파일정보
- 정기간행물| PDF텍스트
- ㆍ 주제분야
- 기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
본 연구에서는 최근 미국표준기술연구소(NIST)에 의해 암호화 표준 알고리즘으로 채택된 AES 알고리즘을 Altera FLEX10KE 계열의 하드웨어로 구현하는 여러 가지 방법들에 대하여 VHDL 설계를 이용하여 전반적으로 분석하였다. 구현 방법들로는 기본 구조, 루프 언롤링, 라운드 내부 파이프라이닝, 라운드 외부 파이프라이닝, 그리고 5-box의 자원 공유 등을 사용하였다. 이 연구에서 VHDL 설계 및 시뮬레이견은 Altera 사의 Maxplus2 9.64를 이용하였으며, FPGA는 Altera 사의 FLEX10KE 계열을 사용하였다. 결과에 따르면, 4-단계 라운드 내부 파이프라이닝 구현 방법이 성능대가격비 면에서 가장 우수한 것으로 나타난 반면에, 루프 언롤링 방법이 가장 뒤떨어지는 것으로 나타났다.
In this study, we analyze hardware implementation schemes of the ARS(Advanced Encryption Standard-128) algorithm that has recently been selected as the standard cypher algorithm by NIST(National Institute of Standards and Technology) . The implementation schemes include the basic architecture, loop unrolling, inner-round pipelining, outer-round pipelining and resource sharing of the S-box. We used MaxPlus2 9.64 for VHDL design and simulations and FLEX10KE-family FPGAs produced by Altera Corp. for implementations. According to the results, the four-stage inner-round pipelining scheme shows the best performance vs. cost ratio, whereas the loop unrolling scheme shows the worst.