본 논문에서는 문턱 전압의 감소에 의해 넓은 동작 영역을 갖는 새로운 구조의 트랜지스터를 제안하였다. 문턱 전압을 감소시키기 위해 제안된 복합 트랜지스터Ⅰ은 P형 폴디드(P-type folded) 복합 트랜지스터를 이용하였고, 복합 트랜지스터Ⅱ는 제너 다이오드를 이용하였다. 제안된 트랜지스터가 전류원에 의해 동작 영역이 제한되는 현상을 고찰하여 검증하였으며, 제안된 회로들은 0.25㎛ CMOS n-well 공정 파라미터를 이용하여 2.5V 공급 전압하에서 Hspice 시뮬레이션을 통해 그 특성을 검증하였다.
In this paper, we propose two CMOS composite transistors with an improved operating region by reducing the threshold voltage. The proposed composite transistorⅠand transistor Ⅱ employ a P-type folded composite transistor and a composite diode in order to decrease the threshold voltage, respectively. The limitation of the operating region of these transistors by current source is described. All circuits are simulated by Hsipice using 0.25㎛ n-well process with 2.5V supply voltage.
