음성신호 대역을 처리할 수 있는 정밀도를 가지는 디지털 과표본화 잡음변형기를 설계하였다. 디지털 잡음변형기가 IP의 형태로서 최적화 된 설계가 되기 위해, 2.0 V의 저 전압에서 동작할 수 있고 하드웨어 소모면적을 최소화 할 수 있는 방안에 초점을 맞추어 디지털 데이터처리 동작을 위한 곱셈기능, ROM 구조 등의 회로설계를 최적화 할 수 있는 방안을 제시하였다. 설계 및 검증의 방법론에 있어서는 동작수준의 시뮬레이션을 통하여 전체 구조 및 내부 비트 수를 결정하였고, 트랜지스터 수준의 시뮬레이션을 통해 전체 타이밍과 최종 성능을 예측하였다. 또한 0.35-㎛ 표준 CMOS 공정으로써 테스트 칩을 제작한 후 측정하여 시뮬레이션 결과와 부합함을 확인함으로써 제안하는 회로와 설계 방법론이 효과적임을 검증하였다.
A digital over-sampling noise-shaping coder to achieve the processing accuracy for the audio signal bandwidth is designed. In order to implement an optimized design of the noise-shaping coder as a form of U (intellectual property), circuit design techniques that optimize the multiplication and the ROM architectures are proposed with emphasis on the low-voltage operation under 2.0 V and the minimization of the hardware resources. In the design and verification methodology, the overall architectures and the internal bit width have been determined through behavioral simulations. The overall performances including timing margin have been estimated through transistor-level simulations. Furthermore, the test results of the implemented chip using a 0.35-${mu}{ extrm}{m}$ standard CMOS process proposed the validity of the proposed circuits and the design methodology.
