칩의 외부 클럭과 내부 클럭 사이의 스큐를 줄이기 위하여 고정밀도 동기 미러 지연 소자를 제안한다. 제안하는 동기 미러 지연 소자는 두 단계에 걸쳐서 클럭 스큐를 감소시킨다. 먼저 기존의 동기 미러 지연 소자에 의하여 동기화가 이루어진다. 그 다음, 연속 근사 레지스터에 의하여 조절되는 delay-locked loop에 의하여 세밀하게 동기화가 이루어진다. 동기화가 이루어지는데 필요한 전체 시간은 10 사이클이다. 모의 실험 결과, 제안하는 동기 미러 지연 소자는 182MHz에서 50psec의 스큐 특성을 가지며, 0.35㎛ 1-poly 4-metal CMOS 공정 하에서 3.3V의 전원 전압을 사용했을 때, 17.5mW를 소모하는 것을 알 수 있다.
A high-resolution synchronous mirror delay (SMD) is proposed in order to reduce the clock skew between the external clock and the infernal clock of a chip. The proposed SMD reduces the clock skew in two steps. Coarse locking is achieved by the SMD. Fine locking is achieved by the successive approximation register-controlled DLL. The total locking time is 10 clock cycles. Simulation results show that the proposed SMD operates with 50psec clock skew at 182MHz and consumes 17.5mW at 3.3V supply voltage in a 0.35 um 1-poly 4-metal CMOS technology.
