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고성능 병렬 CRC 생성기 설계
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저자명
이현빈,박성주,민병우,박창원,Lee. Hyun-Bean,Park. Sung-Ju,Min. Pyoung-Woo,Park. Chang-Won
간행물명
한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신
권/호정보
2004년|29권 |pp.1101-1107 (7 pages)
발행정보
한국통신학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의 병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.

기타언어초록

This paper presents an optimization algorithm and technique for designing parallel Cyclic Redundancy Check (CRC) circuit, which is most widely adopted for error detection A new heuristic algorithm is developed to find as many shared terms as possible, thus eventually to minimize the number and level of the exclusive-or logic blocks in parallel CRC circuits. 16-bit and 32-bit CRC generators are designed with different types of Programmable Logic Devices, and it has been found that our new algorithm and architecture significantly reduce the delay.