- MOS 전류모드 논리회로를 이용한 저 전력 곱셈기 설계
- ㆍ 저자명
- 이윤상,김정범,Lee. Yoon-Sang,Kim. Jeong-Beom
- ㆍ 간행물명
- 전기전자학회논문지
- ㆍ 권/호정보
- 2007년|11권 2호|pp.83-88 (6 pages)
- ㆍ 발행정보
- 한국전기전자학회
- ㆍ 파일정보
- 정기간행물| PDF텍스트
- ㆍ 주제분야
- 기타
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이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${ imes}$8 비트 병렬 곱셈기를 설계하였다. 이 8${ imes}$8 병렬 곱셈기는 제안한 MCML 구조의 전가산기와 기존의 전가산기를 이용하여 설계하였다. 설계한 곱셈기는 기존 곱셈기에 비해 전력소모에서 9.4% 감소하였으며, 전력소모와 지연시간의 곱에서 11.7%의 성능향상이 있었다. 이 회로는 삼성 0.35${mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.
This paper proposes an 8${ imes}$8 bit parallel multiplier using MOS current-mode logic (MCML) circuit for low power consumption. The 8${ imes}$8 multiplier is designed with proposed MCML full adders and conventional full adders. The designed multiplier is achieved to reduce the power consumption by 9.4% and the power-delay-product by 11.7% compared with the conventional circuit. This circuit is designed with Samsung 0.35${mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.