클락 동기는 실내 측위를 위한 실내 동기망을 구축하는데 있어서 가장 기본적으로 고려해야할 요소 중 하나이다. 본 논문에서는 하드웨어의 복잡성 및 동기에 필요한 데이터 오버헤드를 줄이기 위해 타임스탬프를 사용하지 않고 클락을 동기 시키기 위한 새로운 알고리즘에 대해서 논한다. 또한 동기 성능에 큰 영향을 미치는 주파수 드리프트를 보상해 주기 위한 알고리즘에 대해서도 기술한다. 제안한 동기 알고리즘을 사용한 동기 성능에 대한 평가는 모의실험을 통한 MTIE(Maximum Time Interval Error) 값을 고찰함으로써 이루어졌다. 모의실험에 있어서 실제적인 오실레이터에 대한 주파수 드리프트 값을 사용하였다. 모의실험 결과 1 초의 동기 간격에 1 ns 분해능을 갖고 주 클락과 종속 클락에 TCXO를 사용하면 10 ns 이하의 동기가 가능함을 고찰하였다.
Clock Synchronization is one of the most basic factors to be considered when we implement an indoor synchronization network for indoor positioning. In this paper, we present a new synchronization algorithm which does not employ time stamps in order to reduce the hardware complexity and data overhead. In addition to that, we describe an algorithm that is designed to compensate the frequency drift giving an serious impact on the synchronization performance. The performance evaluation of the proposed algorithm is achieved by investigating MTIE (Maximum Time Interval Error) values through simulations. In the simulations, the frequency drift values of the practical oscillators are used. From the simulation results, it is investigated that we can achieve the synchronization performance under 10 ns when we use 1 second synchronization interval with 1 ns resolution and TCXOs (Tmperature Compensated Cristal Oscillators) both in the master clock and the slave clock.
