본 논문에서는 차세대 모바일 단말기의 카메라를 위한 MIPI CSI-2 / D-PHY 프로세서를 설계하였다. 설계된 프로세서는 멀티레인을 효과적으로 지원하기 위해 제안된 레인관리계층을 가지고 있다. 이 레인관리계층의 구조는 레인별로 존재하는 메모리를 하나로 통합하여, 송수신단이 지원하는 레인의 개수가 다른 경우에도 유연하게 관리되는 구조이다. 또한 패킷의 보전성을 확보하기 위해 CRC 코드를 사용하는데, 이를 실시간 생성을 위해 바이트 단위로 병렬 처리하는 CRC 생성기를 사용하였다. 마지막으로 데이터 레인으로부터 수신된 패킷들의 동기화 처리를 위한 동기 코드 검출기와 바이트 클럭 생성기도 설계하였다. 또한 설계된 프로세서는 테스트 벤치를 통해 RTL 검증되었고 동작함을 확인 할 수 있었다.
In this paper, we design a mobile camera processor to support the MIPI CSI-2 and DPHY specification. The lane management sub-layer of CIS2 handles multi-lane configuration. Thus conceptually, the transmitter and receiver have each independent buffer on multi lanes. In the proposed architecture, the independent buffers are merged into a single common buffer. The single buffer architecture can flexibly manage data on multi lanes though the number of supported lanes are mismatched in a camera processor transmitter and a host processor. For a key issue for the data synchronization problem, the synchronization start codes are added as the starting for image data. We design synchronization logic to synchronize the received clock and to generate the byte clock. We present the verification results under proposed test bench. And we show the waves of simulation and logic synthesis results of the designed processor.
