평판 디스플레이 인터페이스를 위한 OpenLDI 수신기 IP를 설계하고, $0.18-{mu}m$ high-voltage CMOS 공정을 사용하여 프로토타입 칩을 제작하였다. 수신기 회로는 크게 DLL과 parallelizer로 구성된다. DLL은 클록을 재생하고, Parallelizer는 데이터를 병렬화하여 재생된 클록에 정렬한다. 회로의 입력은 한 개의 클록 채널과 네 개의 데이터 채널로 구성된다. 측정을 통해 $10Mhz{sim}65Mhz$ 범위의 입력주파수에서 클록을 재생하는 것을 확인하였으며, 이는 한 개 채널당 $70Mbps{sim}455Mbps$의 속도에, 네 개의 데이터 채널을 모두 사용할 시 $280Mbps{sim}1.82Gbps$의 속도에 해당한다. 상용 LCD 모니터를 개조하여 제작된 칩을 사용한 영상데이터 전송을 실험하였다. 이때의 클록 주파수는 49Mhz, 소모되는 전력은 코어가 19mW, 출력버퍼가 82.5mW로 측정되었다.
An OpenLDI receiver circuit for flat-panel display systems was designed and fabricated using $1.8-{mu}m$ high-voltage CMOS technology. Designed circuit roughly consists of DLL circuit and parallelizers, which recovers clock and parallelize data bits, respectably. It has one clock input and four data inputs. Measurement results showed that it successfully recovers clock signal from input whose frequency is $10Mhz{sim}65Mhz$, which corresponds data rate of $70Mbps{sim}455Mbps$ per channel, or $280Mbps{sim}1.82Gbps$ when all of the four data channels were utilized. A commercial LCD monitor was modified into a test-bench and used for video data transmission at clock frequency of 49Mhz. In the experiment, power consumption was 19mW for core block and 82.5mW for output buffer.
