X-대역의 위상 배열 시스템에 응용 가능한 전력 증폭기, 6-bit 위상 변위기, 6-bit 디지털 감쇠기 및 SPDT 송수신 스위치를 각각 설계 및 측정하였다. 모든 회로는 CMOS 0.18 um 공정을 사용하여 구현되었다. 전력 증폭기는 2-단 차동 및 cascode 구조를 가지며, 20 dBm 의 P1dB, 19%의 PAE 의 성능을 8-11 GHz 주파수 대역에서 보였다. 6-bit 위상 변위기는 Embedded switched filter 구조를 가지며, 스위치용 nMOS 트랜지스터 및 마이크로스트립 선로로 인덕턴스를 구현하였다. $360^{circ}$ 위상 제어가 가능하며 위상 해상도는 $5.6^{circ}$ 이다. 8-11 GHz 주파수 대역에서 RMS phase 및 amplitude 오차는 $5^{circ}$ 및 0.8 dB 이하이며, 삽입손실은 약 $-15.7;{pm};1,1;dB$ 이다. 6-bit 디지털 감쇠기는 저항 네트워크와 스위치가 결합된 Embedded switched Pi-및 T-구조이며, 위상 배열 시스템에서 요구하는 낮은 통과 위상 변동 특성을 가지는 구조가 적용되었다. 최대 감쇠는 31.5 dB 이며 진폭 해상도는 0.5 dB 이다. 8-11 GHz 주파수 대역에서 RMS amplitude 및 phase 오차는 0.4 dB 및 $2^{circ}$ 이하이며, 삽입손실은 약 $-10.5;{pm};0.8;dB$ 이다. SPDT 송수신 스위치는 series 및 shunt nMOS 트랜지스터의 쌍으로 구성되었으며 회로의 면적을 최소화하기 위해 1개의 수동 인덕터만으로 SPDT 기능을 구현하였다. 삽입손실은 약 -1.5 dB, 반사손실은 -15 dB 이하이며, 송수신 격리 특성은 -30 dB 이하이다. 각각의 칩 면적은 $1.28;mm^2$, $1.9mm^2$, $0.34;mm^2$, $0.02mm^2$ 이다.
For X-band phased array systems, a power amplifier, a 6-bit phase shifter, a 6-bit digital attenuator, and a SPDT transmit/receive (T/R) switch are fabricated and measured. All circuits are demonstrated by using CMOS 0.18 um technology. The power amplifier has 2-stage differential and cascade structures. It provides 1-dB gain-compressed output power ($P_{1dB}$) of 20 dBm and power-added-efficiency (PAE) of 19 % at 8-11 GHz frequencies. The 6-bit phase shifter utilizes embedded switched filter structure which consists of nMOS transistors as a switch and meandered microstrip lines for desired inductances. It has $360^{circ}$ phase-control range and $5.6^{circ}$ phase resolution. At 8-11 GHz frequencies, it has RMS phase and amplitude errors are below $5^{circ}$ and 0.8 dB, and insertion loss of $-15.7;{pm};1,1;dB$. The 6-bit digital attenuator is comprised of embedded switched Pi-and T-type attenuators resistive networks and nMOS switches and employes compensation circuits for low insertion phase variation. It has max. attenuation of 31.5 dB and 0.5 dB amplitude resolution. Its RMS amplitude and phase errors are below 0.4 dB and $2^{circ}$ at 8-11 GHz frequencies, and insertion loss is $-10.5;{pm};0.8;dB$. The SPDT T/R switch has series and shunt transistor pairs on transmit and receive path, and only one inductance to reduce chip area. It shows insertion loss of -1.5 dB, return loss below -15 dB, and isolation about -30 dB. The fabricated chip areas are $1.28;mm^2$, $1.9mm^2$, $0.34;mm^2$, $0.02mm^2$, respectively.
