New and Efficient Arithmatic Logic Unit Design For Calculating Error Values of Reed-Solomon Decoder

New and Efficient Arithmatic Logic Unit Design For Calculating Error Values of Reed-Solomon Decoder
New and Efficient Arithmatic Logic Unit Design For Calculating Error Values of Reed-Solomon Decoder

ㆍ 저자명: 안형근,An. Hyeong-Keon
ㆍ 간행물명: 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. TC, 통신
ㆍ 권/호정보: 2009년|46권 4호|pp.40-45 (6 pages)
ㆍ 발행정보: 대한전자공학회
ㆍ 파일정보: 정기간행물|ENG|
PDF텍스트
ㆍ 주제분야: 기타

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서지반출

영문초록

본 논문에선 리드솔로몬 디코더의 오류위치 탐색장치와 오류치 계산장치중 오류치 계산기의 효율적 설계에 대해 서술한다. 오류치계산은 오류위치가 결정이 되면 선형 연립방정식의 해를 구하면 되나 갈로이스 장상에서 승산장치, 제산장치등의 회로가 구성되져야 한다. 본 논문은 이들 연산회로의 효율적 설계법에 대해 기술하고 있다. 오류위치 계산장치의 설계법은 이미 많은 학자및 기술자들에 의해 연구가 진행되어 여기서는 오류값 계산장치에 대해 주로 연구를 진행 하였다.

기타언어초록

In This Paper, New Efficient Arithmatic Logic Unit Design for Calculating Error Values of Reed Solomon Decoder is described. Error Values are solved by solving Linear system of Equations, So called Newtonian set of identity equations. Here We Need Galois Multiplier, Adder, Divider on GF($2^8$) field. We prove how the Hardware circuits are improved better than the classical circuits. The method to find error location is not covered here, since many other researchers have already deeply studied it.

키워드

Reed-Solomon Decoder GF($2^8$)Error Locator Arithmatic Logic Unit Multiplier Divider Exor Linear Systems of Equation

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