본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. $0.18{mu}m$ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%~60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 $50{pm}1%$이하로 보정된다.
This paper proposed the dual-loops multiphase DLL based mixed VCO/VCDL for a high frequency phase noise suppression of the input clock and the multiple frequencies generation with a precise duty cycle. In the proposed architecture, the dual-loops DLL uses the dual input differential buffer based nMOS source-coupled pairs at the input stage of the mixed VCO/VCDL. This can easily convert the input and output phase transfer of the conventional DLL with bypass pass filter characteristic to the input and output phase transfer of PLL with low pass filter characteristic for the high frequency input phase noise suppression. Also, the proposed DLL can correct the duty-cycle error of multiple frequencies by using only the duty-cycle correction circuits and the phase tracking loop without additional correction controlled loop. At the simulation result with $0.18{mu}m$ CMOS technology, the output phase noise of the proposed DLL is improved under -13dB for 1GHz input clock with 800MHz input phase noise. Also, at 1GHz operating frequency with 40%~60% duty-cycle error, the duty-cycle error of the multiple frequencies is corrected under $50{pm}1%$ at 2GHz the input clock.
