다중 버스 기반 온칩 통신 구조의 정량적 분석

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기타언어초록

최근 SoC 업계에서는 다양한 다중 버스 구조가 사용되고 있다. 그러나, 무분별한 버스 층의 남용은 온칩 통신 자원 및 실리콘 면적의 낭비를 초래한다. 이러한 낭비를 막기 위해 본 논문은 최적의 성능을 갖는 다중 버스 구조를 탐색하기 위한 정량적 분석 방법을 소개한다. 본 방법은 수학적 모델링을 통하여 다양한 온칩 버스 프로토콜의 특성을 반영하여 서로 다른 프로토콜을 기반으로 합성된 버스 구조 간 비교가 가능하다. 탐색에 걸리는 시간 복잡도에 대해 조사를 수행하여 그 규모가 O($n^n$)인 NP-complete 문제임을 인지하고 탐색 단계별로 적용할 수 있는 시간 복잡도 저감 방법들을 제안한다. 탐색 절차와 제안된 저감 방법들은 소프트웨어 프로그램으로 구현되었고 이를 이용해 실험을 한 결과 SNP 프로토콜 기반으로 합성된 다중 버스 구조가 AXI 기반의 다중 버스 구조 대비 25% 성능이 더 좋으며 제안된 방법들을 통한 시간 복잡도 저감은 O($10^6$) 수준에 이르는 것으로 확인되었다.

기타언어초록

Various multi-layered bus architectures are now being used in the SoC industry. However, reckless use of bus layers may result in low utilization of communication resource and waste silicon area. This paper introduces a quantitative analysis to prevent the waste. The analysis equations reflect characteristics of various on-chip bus protocols into their mathematical forms. The time complexity for calculation and comparison of the equations is examined and it is found that their scale is O($n^n$) and thus the problem is NP-complete. Hence, the paper proposes some heuristic methods through in-depth investigation and applies them to each step of the exploration to reduce the time complexity. The exploration processes and the proposed methods are implemented as a software program and many experiments are performed. From the results, the performance of SNP turns out to be significantly enhanced and achieves 25% enhancement in comparison with a de-facto standard bus, AXI. For time complexity, the reduction ratio goes down to O($10^6$).

키워드

시스템 온 칩 온 칩 버스 설계 자동화 다중 버스 구조 SoC 네트워크 프로토콜 system-on-chip on-chip bus design automation multi-layered architecture SoC Network Protocol

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