- 65 nm CMOS 공정을 이용한 V 주파수대 전력증폭기 설계
- ㆍ 저자명
- 김성균,김병성,Kim. Seong-Kyun,Kim. Byung-Sung
- ㆍ 간행물명
- 韓國電磁波學會論文誌
- ㆍ 권/호정보
- 2013년|24권 4호|pp.403-409 (7 pages)
- ㆍ 발행정보
- 한국전자파학회
- ㆍ 파일정보
- 정기간행물| PDF텍스트
- ㆍ 주제분야
- 기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
본 논문에서는 Marchand 발룬, 트랜스포머와 주입 잠금 버퍼를 이용한 CMOS 2단 차동전력증폭기를 보여준다. 본 전력증폭기는 70 GHz 주파수 대역을 목표로 설계하였고, 65 nm 공정을 이용하여 제작하였다. 측정 결과, 71.3 GHz에서 8.5 dB의 최대 전압 이득과 7.3 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 8.2 dBm, 입력 $P_{1dB}$는 -2.8 dBm, 출력 $P_{1dB}$는 4.6 dBm이며, 최대 전력 부가 효율은 4.9 %이다. 본 전력증폭기는 1.2 V의 전원으로부터 102 mW의 DC 전력을 소모한다.
In this work, a CMOS two stage differential power amplifier which includes Marchand balun, transformer and injection-locked buffer is presented. The power amplifier is targeted for 70 GHz frequency band and fabricated using 65 nm technology. The measurement results show 8.5 dB maximum voltage gain at 71.3 GHz and 7.3 GHz 3 dB bandwidth. The measured maximum output power is 8.2 dBm, input $P_{1dB}$ is -2.8 dBm, output $P_{1dB}$ is 4.6 dBm and maximum power added efficiency is 4.9 %. The power amplifier consumes 102 mW DC power from 1.2 V supply voltage.