패킷 처리 소프트웨어에 존재하는 병결성은 매니 코어 기반 패킷 프로세서를 통해 초당 수 억개의 패킷의 처리를 가능하게 만들었다. 그러나 복잡해지는 패킷 처리 소프트웨어 개발과 수 백 개의 프로세서 코어를 집적한 매니 코어 기반 패킷 프로세서 제작은 많은 새로운 문제를 야기하고 있다. 이 논문에서 당면하고 있는 여러 가지 문제들과 해결책에 대해 알아본다. 첫째, 현재 사용되고 있는 프로세서 배열 구조에 대하여 알아보고 둘째, 각각의 코어가 패킷 처리를 위해 스레드, 명령어 집합, 캐쉬를 최적화시키는 방법에 대해 알아본다. 셋째, 패킷 프로세서에서는 초당 수백 기가 비트를 처리하기 위해 QoS를 보장해 줄 수 있는 고 대역폭의 메모리 시스템이 필요한데 이를 위한 구조를 알아본다. 넷째, 패킷 프로세서에서는 데이터를 많은 코어가 공유함에 따라 캐쉬 일관성(cache coherency) 문제와 임계구역(critical section) 문제가 발생하는데 패킷 처리 관점에서 이를 해결하는 여러 방식에 대해 알아본다. 마지막으로 현재 이슈와 함께 가까운 장래에 수 천 개의 코어가 집적된 매니 코어 제작 시 발생되는 문제점에 대하여 알아본다. 특히 캐쉬 일관성 문제와 임계구역 문제를 확장성 측면에서 분석하고 비용 절약 측면에서 이기종 코어 사용 문제를 살펴본다.
Abundant parallelism in packet processing applications has taken advantage of the many-core processor technology to process hundreds of millions of packets per second. However, integrating hundreds of processor cores and increasing packet processing complexity pose many challenges in designing a many-core based packet processor. In this paper, we discuss design issues and current solutions to exiting problems. First, two processor array architectures are compared. Second, we discuss how to optimize the processor core features such as threading, special instructions, on-chip cache architecture from a packet processing perspective. Third, we discuss a high-performance QoS-aware memory system to process several hundred Gbps multi-class packet stream. Fourth, accessing shared data in the many-core based system could cause a serious performance problem. Various methods to maintain cache coherency and lock the critical section will be discussed. In addition to current issues and solutions, we present future design challenges assuming the process technology continuously scales and software designers add more complexity to the packet processing software. We discuss the scalability of cache coherency protocols and locking methods as the number of cores reaches a few thousands and how to deal with a heterogeneous processor core architecture proposed for a cost reduction.
