본 논문에서는 두 개의 이득 값을 가지는 전압제어발진기를 이용하여 루프필터 커패시턴스 유효 용량을 배가 시켜 칩 크기를 줄일 수 있는 위상고정루프를 제안하였다. 제안된 위상고정루프에서는 양/음의 두 개의 이득 값을 가지는 전압제어발진기로 루프 필터의 커패시턴스 유효 용량을 배가 시켜 루프필터 커패시터 크기를 1/10로 줄였다. 제안된 위상고정루프는 1.8V $0.18{mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 기존 구조와 같은 잡음 특성과 위상고정 시간을 보여주었다.
An available capacitance increasing phase-locked loop(PLL) with two voltage controlled oscillator gains has been proposed. In this paper, the available capacitance of loop filter is increased by using two positive/negative gains of voltage controlled oscillator (VCO). It results in 1/10 reduction in the size of loop filter capacitor. It has been designed with a 1.8V $0.18{mu}m$ CMOS process. The simulation results show that the proposed PLL has the same phase noise characteristic and a locking time of conventional PLL.
