본 논문은 실험계획법을 반도체 공정 및 소자 시뮬레이터에 적용하여, 시뮬레이션 회수를 최소화하고, 동시에 현장과 유사하게 시뮬레이터 내부 파라미터가 튜닝 될 수 있도록 하는 교정 문제에도 활용된 반도체 공정 최적화 사례를 소개한다. 또한, 일반적 시뮬레이터가 실제 현장과의 차이점으로 갖는 문제인 동일한 입력 값에 대해 항상 같은 출력 값이 산출되는 점을 공정의 규격을 고려해 시뮬레이션 함으로써 현장에서의 재현성을 높이고자 하였다. 이는 $0.8{mu}m$급 BIMOS 공정의 기본 소자 중 하나의 NPN 트랜지스터의 전류이득(Current Gain : hFE) 특성을 최적화하기 위한 주요 공정조건 결정과 연관된 것이며, 기존 방법에 비해 시뮬레이션 횟수를 줄이는 동시에 현장에 직접 투입되는 검증 로트를 최소화시켜 비용과 시간을 절감할 수 있었다. 또한, 얻어진 추전 조건에서 실제 생산된 검증 로트를 통해 시뮬레이션으로부터 얻어진 결과들이 재현됨으로써 제시된 방법의 유용성을 확인하였다.