지난 30여 년간 반도체 제조 공정 중 FAB공정에서 칩 수율 모델의 개발과 적용은 반도체생산 계획 및 조업 관리를 위해 반도체 제조사들에게는 중요한 관리 대상이 되어 왔으며 제조업체들은 다양한 수율 모델들을 각 업체의 조건에 맞게 채택, 적용하여 왔다. 집적 기술의 발전은 반도체 칩의 크기에도 변화를 가져와 웨이퍼상의 결점들이 형성하는 클러스터를 설명할 수 있어야 했으며 칩 면적의 증가는 새로운 수율 모델을 개발케 하였다. 본 논문은 반도체 제조 공정에 대한 고찰과 수율 계산에 영향을 미치는 결점의 클러스터 효과 및 결점 크기를 중심으로 하는 치명 확률에 대하여 살펴보고, 포아송 모델에서 파생된 대표적인 칩 수율 모델들에 대한 설명과 칩 면적의 변화에 따른 각 모델별 수율 계산 비교 및 반도체 수율의 이용에 대하여 기술한다.