본 논문에서는 최적의 control dominated ASIC 설계를 위한 VHDL 중간 표현 그래프 CDDG(Control Dominated Data Graph)와 최소 제한조건 스케쥴링 알고리즘을 제안한다. CDDG는 VHDL 동작 기술의 조건 분기 및 반복구조 등을 효과적으로 나타낼 수 있는 제어 흐름 그래프로서 하드웨어 설계의 특성을 지원하기 위한 데이터 종속 관계, 하드웨어 자원 제한 및 시간 제한 조건이 표현된다. 제안된 스케쥴링 알고리즘은 CDDG의 부그래프로 표현된 제한조건에 대해, 부그래프들의 최소화하는 과정과 회로 동작의 허용 시간을 검사하는 최대 시간 제한의 검색 및 각 연산 노드들의 동작시간을 결정하는 과정으로 수행된다. 벤치마크 데이터를 사용하여 실험한 결과, 제안된 알고리즘이 기존의 알고리즘에 비해 우수함을 확인하였다.
This thesis presents a new VHDL intermediate format CDDG(Control Dominated Data Graph) and a minimal constrained scheduling algorithm for an optimal control dominated ASIC design. CDDG is a control flow graph which represents conditional branches and loops efficiently. Also it represents data dependency and such constraints as hardware resource and timing. In the proposed scheduling algorithm, the constraints using the inclusion and overlap relation among subgraphs. The effectiveness of the proposed algorithm has been proven by the experiment with the benchmark examples.
