회로가 복잡해지고, 고속화되면서 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 검사의 중요성이 점점 커지고 있다. 본 논문에서는 주사환경을 사용하는 순차회로에서의 경로 지연 고장을 위한 테스트 패턴 생성 과정을 효율적으로 수행할 수 있도록 빠른 시간에 간접 유추를 수행할 수 있는 알고리즘을 제안한다. 구조적으로 발생 가능한 정적 학습 과정은 테스트 패턴 생성 과정 중의 선행 처리 단계에서 각각의 게이트에 정적 학습이 발생할 수 있는 경우를 분석하여 그 정보를 각각의 게이트에 대해 저장하고 있다가 알고리즘을 이용한 테스트 패턴 생성 과정 중 조건에 만족하는 경우에 유추될 수 있는 값을 바로 할당하게 된다. 본 논문에서는 이를 지연고장 검출에 맞도록 수정하여 이용하였다. 회로 내에 몇몇 주입력에서 나온 신호선을 모두 포괄하는 분할지점이 존재하면, 이 지점을 지나는 경로들 중에 그 이전, 혹은 이후의 경로가 동일한 경로들은 분할지점에 의해 분할된 입력의 부분들이 같은 입력값을 필요로 함을 예상할 쑤 있다. 본 논문에서는 경로 지연 고장 검출에서 유용하게 사용될 수 있는 이러한 회로분할을 사용하여 보다 효율적으로 테스트 입력을 생성하였다. 마지막으로, 이 두 가지 알고리즘을 적용한 효율적인 경로 지연 고장 테스트 입력 생성기를 개발하였으며, 알고리즘의 효용성을 실험을 통하여 입증하였다.
The more complex and large digital circuits become, the more important delay test becomes which guarantees that circuits operate in time. In this paper, the proposed algorithm is developed, which enable the fast indirect implication for efficient test pattern generation in sequential circuits of standard scan environment. Static learning algorithm enables application of a new implication value using contrapositive proposition. The static learning procedure found structurally, analyzes the gate structure in the preprocessing phase and store the information of learning occurrence so that it can be used in the test pattern generation procedure if it satisfies the implication condition. If there exists a signal line which include all paths from some particular primary inputs, it is a partitioning point. If paths passing that point have the same partial path from primary input to the signal or from the signal to primary output, they will need the same primary input values which separated by the partitioning point. In this paper test pattern generation can be more effective by using this partitioning technique. Finally, an efficient delay fault test pattern generator using indirect implication is developed and the effectiveness of these algorithms is demonstrated by experiments.
