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SpecCharts로부터 합성 가능한 Synchronous VHDL 코드 생성기 설계 및 구현
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  • SpecCharts로부터 합성 가능한 Synchronous VHDL 코드 생성기 설계 및 구현
  • Synthesizable Synchronous VHDL Code Generator Design and Implemetation from SpecCharts
저자명
윤성조,최진영,한상용,이정아,Yun. Seong-Jo,Choi. Jin-Young,Han. Sang-Yong,Lee. Jeong-A.
간행물명
정보처리논문지
권/호정보
2000년|7권 11호|pp.3556-3565 (10 pages)
발행정보
한국정보처리학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

가상 프로토타입(Virtual Prototyping: VP) 방법론을 이용하면 내장형 시스템을 설계하고 구현할 때에 비용을 절감하면서 제품의 개발기간을 단축할 수 있다. VP는 S/W component, H/W component 그리고 S/W 와 H/W를 연결하는 Interface component로 구성되어 진다. VP의 구성 요소중 H/W component를 구현하는 방법은 여러 가지가 있었으나 시스템 명세 언어로부터는 하드웨어 컴포넌트로 구현하는 방법을 고려하고자한다. 그러나 시스템 명세 언어로부터 생성된 H/W component 용 VHDL 코드는 항상 합성 가능한 코드라고 할 수 없다. 본 논문에선 시스템 명세 언어로부터 검증을 용이하게 하는 하드웨어 구현을 위하여 명세언어로써 SpecCharts를 이용하고 이로부터 동기적 의미론을 만족하는 합성 가능한 VHDL 코드를 생성하는 방법론을 제시한다.