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반도체 3차원 칩 적층을 위한 미세 범프 조이닝 기술
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  • 반도체 3차원 칩 적층을 위한 미세 범프 조이닝 기술
저자명
고영기,고용호,이창우,Ko. Young-Ki,Ko. Yong-Ho,Lee. Chang-Woo
간행물명
한국정밀공학회지
권/호정보
2014년|31권 10호|pp.865-871 (7 pages)
발행정보
한국정밀공학회
파일정보
정기간행물|
PDF텍스트
주제분야
기타
이 논문은 한국과학기술정보연구원과 논문 연계를 통해 무료로 제공되는 원문입니다.
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기타언어초록

Paradigm shift to 3-D chip stacking in electronic packaging has induced a lot of integration challenges due to the reduction in wafer thickness and pitch size. This study presents a hybrid bonding technology by self-alignment effect in order to improve the flip chip bonding accuracy with ultra-thin wafer. Optimization of Cu pillar bump formation and evaluation of various factors on self-alignment effect was performed. As a result, highly-improved bonding accuracy of thin wafer with a $50{mu}m$ of thickness was achieved without solder bridging or bump misalignment by applying reflow process after thermo-compression bonding process. Reflow process caused the inherently-misaligned micro-bump to be aligned due to the interface tension between Si die and solder bump. Control of solder bump volume with respect to the chip dimension was the critical factor for self-alignment effect. This study indicated that bump design for 3D packaging could be tuned for the improvement of micro-bonding quality.